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Mumtaz, A., Imhof, M.E. and Wunderlich, H.-J. Mixed-Mode-Mustererzeugung für hohe Defekterfassung beim Eingebetteten Test 2011 Proc. 23rd GI/GMM/ITG Workshop Testmethoden und Zuverlässigkeit von Schaltungen und Systemen (TuZ), pp. 55-58 inproceedings PDF 
Keywords: BIST, Pseudo-Erschöpfender Test, Defekterfassung, N-Detect
Abstract: Die Mustererzeugung für den eingebetteten Test besteht häufig aus einer Phase zur Erzeugung von Zufallsmustern und einer Phase, in der deterministische Muster angelegt werden. Der vorliegende Beitrag stellt eine Methode vor, die erste Phase signifikant zu optimieren, um dadurch die Defekterfassung zu vergrößern und zugleich die Zahl der erforderlichen deterministischen Muster in der zweiten Phase zu reduzieren.
Die Methode beruht auf dem pseudo-erschöpfenden Test (PET), der als Verfahren zum fehlermodellunabhängigen Test mit hoher Defekterfassung vorgeschlagen wurde. Da seine Testzeit exponentiell mit der Schaltungsgröße wachsen kann, ist die Anwendung auf große Schaltungen in der Regel ausgeschlossen.
In der vorliegenden Arbeit werden eingebaute Testregister für den partiellen pseudo-erschöpfenden Test (P-PET) vorgeschlagen, der mit aktueller Technologie skaliert und hinsichtlich Testkosten und Testzeit mit dem üblichen pseudo-zufälligen Test (PZT) vergleichbar ist.
Die Vorteile bezüglich der Defekterfassung, N-Detektierbarkeit für Haftfehler und der Reduktion deterministischer Testlängen werden anhand aktueller industrieller Schaltungen nachgewiesen.
BibTeX:
@inproceedings{2011_TuZ_MumtazIW2011,
  author = {Mumtaz, Abdullah and Imhof, Michael E. and Wunderlich, Hans-Joachim},
  title = {Mixed-Mode-Mustererzeugung für hohe Defekterfassung beim Eingebetteten Test},
  booktitle = {Proc. 23rd GI/GMM/ITG Workshop Testmethoden und Zuverlässigkeit von Schaltungen und Systemen (TuZ)},
  year = {2011},
  pages = {55--58},
  keywords = {BIST, Pseudo-Erschöpfender Test, Defekterfassung, N-Detect},
  abstract = {Die Mustererzeugung für den eingebetteten Test besteht häufig aus einer Phase zur Erzeugung von Zufallsmustern und einer Phase, in der deterministische Muster angelegt werden. Der vorliegende Beitrag stellt eine Methode vor, die erste Phase signifikant zu optimieren, um dadurch die Defekterfassung zu vergrößern und zugleich die Zahl der erforderlichen deterministischen Muster in der zweiten Phase zu reduzieren.
Die Methode beruht auf dem pseudo-erschöpfenden Test (PET), der als Verfahren zum fehlermodellunabhängigen Test mit hoher Defekterfassung vorgeschlagen wurde. Da seine Testzeit exponentiell mit der Schaltungsgröße wachsen kann, ist die Anwendung auf große Schaltungen in der Regel ausgeschlossen.
In der vorliegenden Arbeit werden eingebaute Testregister für den partiellen pseudo-erschöpfenden Test (P-PET) vorgeschlagen, der mit aktueller Technologie skaliert und hinsichtlich Testkosten und Testzeit mit dem üblichen pseudo-zufälligen Test (PZT) vergleichbar ist.
Die Vorteile bezüglich der Defekterfassung, N-Detektierbarkeit für Haftfehler und der Reduktion deterministischer Testlängen werden anhand aktueller industrieller Schaltungen nachgewiesen.}, file = {http://www.meimhof.de/publications/workshop/2011_TuZ_MumtazIW2011.pdf} }
Kochte, M.A., Zoellin, C.G., Imhof, M.E., Salimi Khaligh, R., Radetzki, M., Wunderlich, H.-J., Di Carlo, S. and Prinetto, P. Modellierung der Testinfrastruktur auf der Transaktionsebene 2009 Proc. 21st ITG/GI/GMM Workshop Testmethoden und Zuverlässigkeit von Schaltungen und Systemen (TuZ), pp. 61-66 inproceedings PDF 
Abstract: Dieser Artikel stellt eine Methode vor, den Entwurfsraum beim prüfgerechten Entwurf (engl. Design-for-Test, DfT) zu untersuchen und Teststrategien und Testschedules zu validieren. Alle Teile der Testinfrastruktur, wie etwa die Testeranbindung (Test Access Mechanisms), die Testwrapper, die Testdatenkompression sowie die entsprechenden Steuerwerke werden auf Transaktionsebenenmodelle (TLMs) abgebildet. Die kommunikationsbezogene Sicht der TLMs eignet sich besonders, da viele Aspekte des Tests die Übertragung großer Mengen an Teststimuli und -antworten erfordern. An einer Fallstudie wird der Einsatz von TLMs in frühen Entwurfsphasen erläutert. Der vorgestellte Ansatz hat wesentlich höhere Simulationseffizienz als Ansätze auf Register-Transfer- und Gatterebene.
BibTeX:
@inproceedings{2009_TuZ_KochteZISRWDP2009,
  author = {Kochte, Michael A. and Zoellin, Christian G. and Imhof, Michael E. and Salimi Khaligh, Rauf and Radetzki, Martin and Wunderlich, Hans-Joachim and Di Carlo, Stefano and Prinetto, Prinetto},
  title = {Modellierung der Testinfrastruktur auf der Transaktionsebene},
  booktitle = {Proc. 21st ITG/GI/GMM Workshop Testmethoden und Zuverlässigkeit von Schaltungen und Systemen (TuZ)},
  year = {2009},
  pages = {61--66},
  abstract = {Dieser Artikel stellt eine Methode vor, den Entwurfsraum beim prüfgerechten Entwurf (engl. Design-for-Test, DfT) zu untersuchen und Teststrategien und Testschedules zu validieren. Alle Teile der Testinfrastruktur, wie etwa die Testeranbindung (Test Access Mechanisms), die Testwrapper, die Testdatenkompression sowie die entsprechenden Steuerwerke werden auf Transaktionsebenenmodelle (TLMs) abgebildet. Die kommunikationsbezogene Sicht der TLMs eignet sich besonders, da viele Aspekte des Tests die Übertragung großer Mengen an Teststimuli und -antworten erfordern. An einer Fallstudie wird der Einsatz von TLMs in frühen Entwurfsphasen erläutert. Der vorgestellte Ansatz hat wesentlich höhere Simulationseffizienz als Ansätze auf Register-Transfer- und Gatterebene.},
  file = {http://www.meimhof.de/publications/workshop/2009_TuZ_KochteZISRWDP2009.pdf}
}
Imhof, M.E., Wunderlich, H.-J. and Zoellin, C.G. Integrating Scan Design and Soft Error Correction in Low-Power Applications 2008 Proc. 1st Workshop on Low Power Design Impact on Test and Reliability (LPonTR), pp. 14-16 inproceedings PDF 
Abstract: In many modern circuits, the number of memory elements in the random logic is in the order of the number of SRAM cells on chips only a few years ago. In arrays, error correcting coding is the dominant technique to achieve acceptable soft-error rates. For low power applications, often latches are clock gated and have to retain their states during longer periods while miniaturization has led to elevated susceptibility and further increases the need for protection.
This paper presents a fault-tolerant register latch organization that is able to detect single-bit errors while it is clock gated. With small addition, single and multiple errors are detected in the clocked mode, too. The registers can be efficiently integrated similar to the scan design flow, and error detecting or locating information can be collected at module level. The resulting structure can be efficiently reused for offline and general online testing.
BibTeX:
@inproceedings{2008_LPonTR_ImhofWZ2008,
  author = {Imhof, Michael E. and Wunderlich, Hans-Joachim and Zoellin, Christian G.},
  title = {Integrating Scan Design and Soft Error Correction in Low-Power Applications},
  booktitle = {Proc. 1st Workshop on Low Power Design Impact on Test and Reliability (LPonTR)},
  year = {2008},
  pages = {14--16},
  abstract = {In many modern circuits, the number of memory elements in the random logic is in the order of the number of SRAM cells on chips only a few years ago. In arrays, error correcting coding is the dominant technique to achieve acceptable soft-error rates. For low power applications, often latches are clock gated and have to retain their states during longer periods while miniaturization has led to elevated susceptibility and further increases the need for protection.
This paper presents a fault-tolerant register latch organization that is able to detect single-bit errors while it is clock gated. With small addition, single and multiple errors are detected in the clocked mode, too. The registers can be efficiently integrated similar to the scan design flow, and error detecting or locating information can be collected at module level. The resulting structure can be efficiently reused for offline and general online testing.}, file = {http://www.meimhof.de/publications/workshop/2008_LPonTR_ImhofWZ2008.pdf} }
Imhof, M.E., Wunderlich, H.-J., Zoellin, C.G., Leenstra, J. and Maeding, N. Reduktion der Verlustleistung beim Selbsttest durch Verwendung testmengenspezifischer Information 2008 Proc. 20th ITG/GI/GMM Workshop Testmethoden und Zuverlässigkeit von Schaltungen und Systemen (TuZ), pp. 137-141 inproceedings PDF 
Abstract: Der während des Selbsttests von Schaltungen mit deaktivierbaren Prüfpfaden verwendete Testplan entscheidet über die Verlustleistung während des Tests. Bestehende Verfahren zur Erzeugung des Testplans verwenden überwiegend topologische Information, zum Beispiel den Ausgangskegel eines Fehlers. Aufgrund der implizit gegebenen Verknüpfung zwischen Testplan und Mustermenge ergeben sich weitreichende Synergieeffekte durch die Ausschöpfung mustermengenabhängiger Informationen. Die Verwendung von testmengenspezifischer Information im vorgestellten Algorithmus zeigt bei gleichbleibender Fehlererfassungsrate und Testdauer deutliche Einsparungen in der benötigten Verlustleistung. Das Verfahren wird an industriellen und Benchmark-Schaltungen mit bestehenden, überwiegend topologisch arbeitenden Verfahren verglichen.
BibTeX:
@inproceedings{2008_TuZ_ImhofWZLM2008,
  author = {Imhof, Michael E. and Wunderlich, Hans-Joachim and Zoellin, Christian G. and Leenstra, Jens and Maeding, Nicolas},
  title = {Reduktion der Verlustleistung beim Selbsttest durch Verwendung testmengenspezifischer Information},
  booktitle = {Proc. 20th ITG/GI/GMM Workshop Testmethoden und Zuverlässigkeit von Schaltungen und Systemen (TuZ)},
  year = {2008},
  pages = {137--141},
  abstract = {Der während des Selbsttests von Schaltungen mit deaktivierbaren Prüfpfaden verwendete Testplan entscheidet über die Verlustleistung während des Tests. Bestehende Verfahren zur Erzeugung des Testplans verwenden überwiegend topologische Information, zum Beispiel den Ausgangskegel eines Fehlers. Aufgrund der implizit gegebenen Verknüpfung zwischen Testplan und Mustermenge ergeben sich weitreichende Synergieeffekte durch die Ausschöpfung mustermengenabhängiger Informationen. Die Verwendung von testmengenspezifischer Information im vorgestellten Algorithmus zeigt bei gleichbleibender Fehlererfassungsrate und Testdauer deutliche Einsparungen in der benötigten Verlustleistung. Das Verfahren wird an industriellen und Benchmark-Schaltungen mit bestehenden, überwiegend topologisch arbeitenden Verfahren verglichen.},
  file = {http://www.meimhof.de/publications/workshop/2008_TuZ_ImhofWZLM2008.pdf}
}